1nm之后晶体管怎么走？泛林集团探索SA-CFET架构，SRAM单元面积较N3缩小52.7%

IT之家 10 月 5 日消息，随着先进制程不断向 1nm 及以下节点推进，传统 GAA 纳米片晶体管在漏电、迁移率、寄生电阻以及制造工艺波动等方面面临越来越大的挑战。 当地时间 9 月 29 日，全球前三的晶圆制造设备厂商泛林集团（Lam Research）提出一种自对准互补场效应晶体管（SA-CFET）架构，有望将 CMOS 晶体管继续推进至 10 Å（1nm）及以下。 SA-CFET 的核心在于三个自对准工艺模块：SA-BPR（自对准埋入式电源轨）、SA-CT（自对准触点）和 SA-TSV（自对准硅通孔）。该架构采用非金属栅极切割设计和中间介质隔离（MDI）来实现功函数分离，同时保持与 N3 规范（42nm 接触栅极间距、21nm 金属间距）的兼容性，将原本对套刻精度要求极高的步骤转化为自对准工艺。 建模结果显示，该架构能够用于构建 6T SRAM 单元以及 NOT（非门）、NAND（与非门）、NOR（或非门）等逻辑单元，其中 6T SRAM 位（bit）单元面积达 0.0094 μm²，相比 N3 缩小 52.7%，相比 A7 CFET 设计缩小 19%。 IT之家注：CFET 即互补型场效应晶体管，是一种将 NMOS 和 PMOS 器件垂直堆叠的晶体管架构。相比传统将两类晶体管并排布置的方式，CFET 可以在相同平面面积内实现更高的器件密度，同时增加有效沟道宽度，并改善器件的静电控制能力。 泛林集团认为，随着晶体管尺寸进一步缩小，当前先进的硅基 GAA 纳米片架构可能逐渐受到物理和制造因素限制。例如，栅极长度缩短后，源漏隧穿效应可能增强并带来更高漏电；进一步减薄沟道则可能引发迁移率下降、表面散射以及制造难度增加等问题。此外，器件尺寸缩小还会使接触电阻和寄生电阻更加突出，而制造过程中的尺寸和位置偏差也可能对 10 Å 以下节点的良率产生更明显影响。 在这种情况下，仅通过缩小有源区、栅极以及金属互连间距来继续提升纳米片晶体管密度会越来越困难。CFET 则尝试通过垂直堆叠 NMOS 和 PMOS，在不单纯依赖平面尺寸缩减的情况下进一步提高晶体管密度。 针对这些问题，泛林集团提出以 SA-BPR、SA-CT 以及 SA-TSV 模块扩大边缘放置误差窗口，同时缓解 CFET 垂直堆叠结构中的接触拥挤问题，从而提高工艺裕度。 该架构还采用非金属栅极切割方案，并通过中间介质隔离（MDI）实现功函数分离。泛林集团表示，SA-CFET 可以保持与 N3 的兼容性，包括 42nm 接触栅极间距（CPP）和 21nm 金属间距，并将部分对套刻精度敏感的工艺步骤转变为自对准工艺，以降低制造难度。 在设计验证方面，数字孪生工艺模型显示，SA-CFET 能够实现 6T SRAM 以及 NOT、NAND、NOR 等逻辑标准单元，而且不需要在单个鳍片内部进行金属栅极分割，从而可以简化工艺流程。完整的三维互连网络也经过数字孪生仿真验证，显示该架构能够支持较复杂的单元内部布线。 工艺稳健性方面，模型验证显示，所有关键触点层均具有至少 10nm 的套刻窗口，并且在相关仿真中没有出现开路或短路故障。泛林集团认为，该架构具有较大的工艺裕度。不过，需要注意的是，上述结果来自数字孪生工艺建模和设计验证，并不意味着 SA-CFET 已经进入量产阶段。 比利时微电子研究中心（imec）在今年 7 月发布的制程路线图中预测，2038 年有望实现 0.3 纳米（A3）等级工艺，并明确指出 CFET 垂直堆叠架构是突破物理极限、延续摩尔定律的核心方案。 imec 在 9 月发布的 CFET 研究更新中进一步指出，从 A7 逻辑节点开始，行业可能转向基于 CFET 的晶体管架构，以支持 4.5 轨及以下的标准单元高度。 泛林集团的 SA-CFET 方案则是在此方向上探索自对准工艺集成路径的一项建模研究，其结论基于仿真验证，距离实际量产验证仍有待后续硬件数据支撑。 泛林集团表示，SA-CFET 所采用的多道自对准工艺，在设计规则方面可以达到与当前或传统半导体制造工艺相近、甚至更加宽松的水平，同时在 SRAM 面积和 CFET 集成方面展现出优势。该公司认为，这种架构有望通过更大的有效沟道宽度和更好的静电控制，绕开部分纳米片晶体管继续缩放时面临的问题，为 10 Å 及以下节点的 CMOS 缩放提供一种潜在架构方案。